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终结单裸片时代?

2020-06-15
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SoC(片上系统)设计技术始于20世纪90年代中期,随着需求的增多以及工艺的发展,单硅片上能够集成越来越多的功能,SoC正是在集成电路(IC)向集成系统(IS)转变的大方向下产生的,在过去的数年里,SoC已经成为除大型数据中心服务器外提供计算能力的主要方式。


SoC市场迎来了新变局


然而,随着AI技术在安防、自动驾驶、医疗等应用中正渐入佳境,这些新兴应用使得数据正以前所未有的速度增长。这就意味着需要更多的计算能力和更多的带宽来处理所有数据。数据速率提高和功能日趋复杂致使相关SoC大小与日俱增,SoC开始接近占满光罩(reticle)尺寸。

ODSA工作组曾在一份报告中指出,随着先进技术向越来越精细的功能转移,实现芯片制造的成本正在急剧上升。对于许多市场来说,这种额外的成本是不可接受的。为了摊薄成本,设计人员通常在旧的工艺节点上构造非常大的单裸片。

但大型裸片会带来芯片制造良率降低的问题,ODSA工作组表示,大型裸片具有一定的缺陷,下图比较了两个裸片,一个10x10,另一个是20x20。只要使用非常好的d0(0.1),每300毫米晶圆的中,四个10x10裸片良率会比20x20裸片多29%。

裸片尺寸对良率的影响  来源:ODSA工作组

反过来,对更快的处理器以及利用较小的节点(例如7nm)好处的能力的需求也在增长。但众所周知,每个节点的芯片制造和设计成本都会增加。根据相关资料指出,如果使用7nm节点,那么掩模的成本可能高达1000万美元左右,更遑论流片等过程需要支出的巨额费用。

来源:AMD

在芯片制造良率受到影响且先进制程投入费用愈发昂贵的双重背景下,SoC的设计模式发生了巨大变化。设计人员将SoC分成较小的裸片,这些裸片封装在多芯片模块 (MCM) 中,以实现高产量并降低总体成本。

新思科技IP营销副总裁John Koeter也曾表示:“用于高端数据中心和网络应用的高级SoC达到了最大光罩限制,要求设计人员将SoC划分为较小的模块化芯片。”

实际上这种方法并不新鲜,在1965年《电子学》文章中,戈登·摩尔(Gordon Moore)介绍摩尔定律时曾说,利用较小的功能(分别封装和互连)构建大型系统可能被证明更经济。

来源:新思科技

对于这些被分割的裸片来说,互连至关重要。Die-to-die的互连将一个裸片与另一个裸片封装在一起,每个裸片都包含一个带有物理接口的IP模块,具有公共接口的一个裸片可以通过短距离导线与另一个裸片进行通信。

die-to-die连接的市场趋势


目前die-to-die连接呈现出两种融合趋势,分别称为同质裸片和异质裸片。

同质裸片主要进行的是裸片拆分工作。为了满足不同的应用、场景需求,现在芯片设计规模越来越大。

同质裸片将接近光罩大小的大规模SoC进行拆分,这样以后,就能如前文所言,提高良率、降低裸片成本。同时还能够增加可拓展性,延长摩尔定律有效性。


异质裸片主要进行封装集成的工作,将不同功能集成到统一封装。比如模拟模块等,其需要相对较低的性能,但采用相对高的节点,将不同的工艺下结合到同一个封装里,可以节省成本。

同时把现有设计放到SoC中,也能降低风险,因为成熟的设计风险更低,根据不同产品去采取不同的方案,通过die-to-die连接,可以有效控制产品上市时间和风险。


在MCM中die-to-die连接的新用例在不断涌现,其中包括:接近最大光罩尺寸的高性能计算和服务器SoC、超过最大光罩尺寸的以太网交换机和网络 SoC以及可扩展复杂算法的具有分布式SRAM 的AI SoC等。

就高性能计算和服务器 SoC来说,其尺寸越来越大,目前已达到 550 mm2至 800 mm2,这降低了 SoC 的良率并提高了单位芯片成本。解决这种问题的方法就是将 SoC 分为两个或多个等效的同质芯片,并使用 die-to-die PHY IP 连接芯片。新思科技指出,在这种用例中,主要的要求是极低的延迟和零误码率,因为更小的多个芯片的表现和行为必须像单一芯片一样。

需要die-to-die连接的高性能计算和服务器 SoC 的示例 来源:新思科技

还有AI SoC ,每个芯片都包含智能处理单元 (IPU) 和位于每个 IPU 附近的分布式 SRAM。在这种使用情况下,一个芯片中的 IPU 可能需要依赖于极低延迟的短距离 die-to-die 链路来访问另一个芯片的 SRAM 中的数据。

需要 die-to-die 连接的 AI SoC 示例 来源:新思科技

这些SoC 中的die-to-die互连必须不影响整体系统性能,同时要求低延迟、低功耗和高吞吐量。不仅如此,SoC应用程序具有快速变化的要求,必须通过互连快速解决这些要求。

许多公司开发了具有专有接口的互连,这意味着它们只可用于公司自己的设备。但是,为了扩大采用范围,行业需要使用开放接口进行互连,以使不同的芯片能够相互通信。

EETimes在一篇文章中指出,曾有一家芯片公司每年仅开发四个SoC,因为用他们一个多月的时间使用其内部开发的互连IP在由其内部总线组创建的互连实例中实现任何更改。若采用商业互连IP,他们便能够将其芯片产量增加到每年20多个设计,这使他们能够经济地交付按市场细分量身定制的芯片,以高毛利率和可接受的价格为客户赢得更多的设计大奖。

并且EETimes表示,即使内部团队十年来一直专门为客户创建“优化的”互连,但新的商业IP解决方案在各个方面都优于他们,与内部开发的互连相比,最终每个芯片平均节省了3平方毫米的裸片面积。每个芯片可节省约30美分,总体可省大约数百万美元。

因此商业 die-to-die互连对于芯片公司来说是更加经济的选择。新思科技致力于提供高质量IP解决方案。

如何选择die-to-die PHY IP?


新思科技表示,在研究用于 MCM 的 die-to-die 连接的高速 PHY IP 解决方案时,SoC 设计人员必须考虑几个基本功能,包括以千兆位或兆兆位每秒(Gbps 或 Tbps)衡量的数据吞吐量或带宽、以每比特皮焦耳 (pJ/bit) 衡量的能源效率、以纳秒 (ns) 衡量的延迟、以毫米 (mm) 衡量的最大链路范围,以及误码率(无单位)。

不仅如此,为了实现与其他收发器的互操作,die-to-die PHY IP 必须确保符合 USR 和 XSR 链路的相关 光学互联网络论坛(OIF)电气规范。

在 die-to-die 的实现中,大量数据必须流经桥接芯片之间间隙的短数据路径。为了保证将芯片放置在封装基板上时的最大灵活性,PHY IP 必须支持 TX 和 RX 之间 50 毫米的最长距离。

能效成为重要的因素,尤其是在将 SoC 功能划分为多个同质芯片的用例中。设计人员正在寻求在不影响 SoC 总功耗预算的情况下,在芯片之间推送大量数据的方法。理想的 die-to-die PHY IP 的能效好于每比特 1 皮焦耳 (1pJ/bit) 或同等的 1mW/Gbps。

为了使芯片之间的连接“透明”,延迟必须维持得极低,同时必须优化误码率 (BER)。由于简化了架构,die-to-die PHY IP 本身实现了超低延迟,BER 优于 10e-15。

除了这些与性能相关的参数外,PHY IP 还必须支持所有侧面的放置芯片,以实现芯片以及 MCM 的有效布局。

选择 die-to-die PHY IP 时,还有许多其他考虑因素,包括纳入可测试性功能,以便能够在封装之前对芯片进行生产测试等。这些要求推动了对高吞吐量 die-to-die PHY 的需求。

新思科技的 DesignWare USR/XSR PHY IP出现的非常及时,该IP核支持从2.5G到112G数据速率的NRZ和PAM-4信令,为大型MCM设计提供最大的每芯片边缘吞吐量。为了提高片上系统(SoC)产量,Die-to-Die PHY允许将大型芯片分割成较小的芯片,同时为功率、单位IO宽度、延迟或传输距离的带宽提供了权衡。

此外,为了加快产品开发周期,Synopsys的IP加速计划提供了SoC架构设计支持,IP子系统以及全面的芯片启动支持。 

总结


当下,一众厂商如新思科技的die-to-die 方案被广泛使用在高性能计算应用中,展望未来,die-to-die方案将在AI加速,5G通信和自动驾驶汽车等场景广泛应用。

特别是自动驾驶将对集成技术提出更高的要求:电路之间的数据传输速率必须非常高,这是因为要处理的摄像机图像和雷达或LiDAR数据量很大,因此需要在电路之间定期进行交换。

目前,根据业内人士透露,已经有应用市场开始把die-to-die 的方案使用在汽车市场当中,相信未来会出现更多可能。

应用需求不断提升正在加速片上die-to-die 方案的创新,其重要性也在呈爆炸式增长。

*免责声明:本文由作者原创。文章内容系作者个人观点,半导体行业观察转载仅为了传达一种不同的观点,不代表半导体行业观察对该观点赞同或支持,如果有任何异议,欢迎联系半导体行业观察。


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